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La ordenación, uno de los paradigmas informáticos más básicos y comunes, se utiliza ampliamente en tareas clave como la inteligencia artificial, los motores de búsqueda, la planificación de rutas y las bases de datos. Debido a su naturaleza altamente no lineal, el hardware tradicional suele depender de complejas redes de comparadores y frecuentes accesos a la memoria principal, y se ve cada vez más limitado por el ancho de banda, la eficiencia energética y los cuellos de botella de área en la era del big data. En los últimos años, la tecnología de almacenamiento y computación en uno ha generado gran expectación, especialmente la arquitectura de almacenamiento y computación en uno basada en memristores, que se ha convertido en una de las opciones más prometedoras para superar el cuello de botella de la arquitectura tradicional de separación de almacenamiento y computación gracias a sus destacadas ventajas, como la alta densidad, los múltiples estados de conductancia y la alta eficiencia energética. Sin embargo, los cálculos no lineales, como la ordenación, siempre se han considerado uno de los retos más difíciles de superar en el campo de la computación en uno debido a su alta dependencia de complejas redes de comparadores. Diagrama general del sistema de clasificación integrado de almacenamiento y computación de memristor En este contexto, el equipo del profesor Yang Yuchao y el investigador Tao Yaoyu, de la Escuela de Ingeniería de la Información de la Universidad de Pekín/Laboratorio Clave de Memoria Integrada y Chips de Computación de Guangdong, ha desarrollado el primer sistema integrado de memoria y hardware de computación para tareas de ordenación de alta complejidad del mundo. Además, ha propuesto una nueva arquitectura de hardware de ordenación que no requiere comparadores. Esto supera la limitación de la complejidad de la tecnología integrada de memoria y computación para cálculos no lineales como la ordenación. Esto marca un gran avance en este campo, desde cálculos matriciales lineales hasta tareas complejas no lineales. Los resultados de la investigación se publicaron recientemente en la prestigiosa revista internacional Nature Electronics en un artículo titulado «Un sistema rápido y reconfigurable de ordenación en memoria basado en memristores» . En este trabajo, el equipo de investigación construyó por primera vez un sistema de hardware y software de ordenamiento con integración de almacenamiento y computación, basado en una matriz de memristores 1T1R que no requiere comparador. Este trabajo propuso de forma innovadora un mecanismo de lectura de dígitos de la matriz de memristores que localiza gradualmente el valor mínimo o máximo actual de mayor a menor mediante lectura paralela. Combinado con el circuito integrado de almacenamiento y computación, revoluciona por completo la arquitectura y el proceso de ordenamiento tradicionales basados en comparación y selección. Sobre esta base, el equipo de investigación propuso además un algoritmo de ordenamiento por salto de nodos de árbol (TNS) y su arquitectura de hardware, que redujo significativamente las operaciones redundantes mediante el uso de rutas transversales y la reutilización de la información, y mejoró considerablemente la eficiencia del ordenamiento con integración de almacenamiento y computación. Para abordar escenarios de aplicación de ordenamiento reales más complejos, este trabajo también diseñó tres estrategias de expansión entre matrices (TNS entre matrices, CA-TNS), dirigidas a diferentes dimensiones paralelas: la estrategia multibanco admite el procesamiento paralelo de grandes cantidades de datos dividiendo la matriz en números; la estrategia de corte de bits divide el ancho de bits en múltiples matrices para lograr paralelismo digital; y la estrategia multinivel utiliza las características de estado de multiconductancia del memristor para mejorar el paralelismo dentro de la unidad. Las tres estrategias innovadoras se pueden configurar y utilizar en combinación de forma flexible según los requisitos específicos de la aplicación de ordenamiento, formando una solución completa de aceleración de hardware de ordenamiento integrada en almacenamiento y computación para ancho de bits de datos variables. El sistema de clasificación integrado de almacenamiento y computación realiza una planificación de rutas eficiente Basado en el chip memristor real, el sistema combina PCB y FPGA para construir un sistema de demostración de aplicación a nivel de placa de extremo a extremo, que verifica completamente su rendimiento superior en una variedad de tareas típicas de clasificación. Los resultados experimentales muestran que, en comparación con el sistema de clasificación ASIC convencional actual, el sistema logra una mejora de hasta 7,70 veces en velocidad, 160,4 veces en eficiencia energética y 32,46 veces en eficiencia de área en 5 conjuntos de datos representativos, lo que demuestra plenamente el enorme potencial de la arquitectura integrada de almacenamiento y computación en escenarios de clasificación de big data. El equipo de investigación aplicó además el sistema a dos tareas prácticas para verificar su viabilidad y versatilidad: en la aplicación de planificación de rutas Dijkstra, la ruta más corta entre 16 estaciones del metro de Pekín se resolvió con éxito basándose en el sistema de clasificación TNS, que no solo mantuvo la precisión del cálculo, sino que también redujo considerablemente el retraso y el consumo de energía; En el razonamiento de redes neuronales, el equipo integró TNS con cálculos de multiplicación de matriz-vector de memristores y logró una dispersión in situ en tiempo real (dispersión ajustable en tiempo de ejecución) en la red PointNet++. Esta permite controlar la dispersión de forma flexible según los requisitos de precisión del razonamiento, mejorar la eficiencia del sistema y, al mismo tiempo, reducir la sobrecarga de procesamiento. En comparación con los sistemas de clasificación ASIC tradicionales, puede aumentar la velocidad 15 veces y la eficiencia energética 67,1 veces. La clasificación de computación de almacenamiento en uno es compatible con la computación de almacenamiento en uno matricial existente, lo que permite la computación de IA dispersa variable en tiempo real. Yu Lianfeng, estudiante de doctorado de la Universidad de Pekín, es el primer autor, y Yang Yuchao y Tao Yaoyu son los autores correspondientes. El trabajo relacionado fue financiado por el Programa Nacional de I+D Clave, la Fundación Nacional de Ciencias Naturales, el Laboratorio Provincial Clave de Almacenamiento Integrado y Chips de Computación de Guangdong, y la Fundación de